【摘 要】
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Clock skew是数字集成电路设计中一个重要的因素.本文比较了在同步电路设计中0 clock skew 和非 0 clock skew时钟分布对电路性能的影响,分析了通过调整时钟树中CLOCK SKEW来
【机 构】
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东南大学国家专用集成电路系统工程技术研究中心,南京经济学院计算机系
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Clock skew是数字集成电路设计中一个重要的因素.本文比较了在同步电路设计中0 clock skew 和非 0 clock skew时钟分布对电路性能的影响,分析了通过调整时钟树中CLOCK SKEW来改善电路性能的方法,从而说明非 0 clock skew 时钟分布是如何提高同步电路运行的最大时钟频率的.
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