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在FPGA设计过程中，稳定可靠的时钟是系统稳定可靠的重要条件。探讨了FPGA设计过程中5个不同的时钟设计方案，对这些不同方案的优点、缺点和在设计中需要注意的问题进行了分析，并提出了一些合理建议。有利于FPGA设计人员在较短的时间内掌握FPGA时钟设计技术。
FPGA设计中时钟设计的探讨
【摘 要】
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在FPGA设计过程中，稳定可靠的时钟是系统稳定可靠的重要条件。探讨了FPGA设计过程中5个不同的时钟设计方案，对这些不同方案的优点、缺点和在设计中需要注意的问题进行了分析，并
【机 构】
：
中国电子科技集团公司第54研究所
【出 处】
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无线电工程
【发表日期】
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2007年5期
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