【摘 要】
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针对利用现场可编辑门阵列（FPGA）设计有限长冲击响应（FIR）数字滤波器中如何降低硬件资源消耗、提高硬件资源利用率的问题,提出一种改进的分布式算法。该算法是将固定系数的FIR滤
【机 构】
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新型微纳器件与系统技术国家重点学科实验室（重庆大学）
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针对利用现场可编辑门阵列（FPGA）设计有限长冲击响应（FIR）数字滤波器中如何降低硬件资源消耗、提高硬件资源利用率的问题,提出一种改进的分布式算法。该算法是将固定系数的FIR滤波器系统单位脉冲响应事先存储在查找表中,利用搜索查找表得到运算结果,而不是使用传统的硬件方式来实现乘累加运算。介绍了以Altera公司的DSP Builder软件作为设计18阶FIR数字低通滤波器设计工具的具体流程和方法。通过Simulink和硬件在环（HIL）模块的引入,将设计模块下载到FPGA,进行软硬件协同仿真,给出滤波器的
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