高速中等精度的模数转换器(ADCs)广泛应用于超宽带通讯系统和数据传输系统。在众多结构的高速ADC中,电荷重分配逐次逼近型模数转换器(SAR ADC)是一种非常有效的结构。一般来说,SAR ADC结构简单,功能类似于数字电路,不需要像流水线(Pipeline)ADC一样采用余差放大器。随着现代纳米级CMOS工艺的不断发展及集成电路设计技术的进步,SAR ADC能够实现更高的采样速率和更低的功耗,并成为中低精度高速应用的优选结构。但是,在一次模数转换的过程中,SAR环路需要经过多次计算,而计算的次数正比于转换的精度,限制了单通道SAR ADC的转换速率。为了进一步提高SAR ADC的采样率,有必要研究高速SAR ADC的关键电路设计技术。本文回顾了SAR ADC的基本原理,并以二进制电荷重分配DAC为例,详细介绍了SAR ADC的工作过程。针对高速应用需求,研究高速SAR ADC关键技术。分析了提出的拆分电容终端复用时序的开关能耗和电容失配影响,相比于传统开关时序,拆分电容终端复用时序能够节省87%的开关能耗。从转换时间的角度,分析了SAR ADC的关键路径延时,可以通过减小DAC建立时间、比较器判决时间和SAR逻辑延时来提高单通道SAR ADC的转换速率。论文从系统的角度,介绍了时域交织技术和面临的挑战,并基于时域交织技术,设计了一种8位800MS/s四通道时域交织SAR ADC,分别从系统结构、DAC开关时序、自举采样开关、动态比较器、SAR控制逻辑与异步逻辑、片上参考电压缓冲器和多相时钟产生与分配等方面,对所设计的ADC的电路实现进行了分析和仿真验证。本文基于TSMC 65nm CMOS工艺实现了一种8位800MS/s四通道时域交织SAR ADC,除了片上参考电压缓冲器采用2.5V电源电压以外,其余电路均采用1.2V电源电压。由于8位量化误差远高于热噪声误差,本文从电容失配的角度选取了最小为5.6fF的单位电容。由于采用提出的拆分电容终端复用时序,在保证比较器输入共模电压保持不变,并降低比较器动态失调的同时,减小了DAC开关能耗和芯片面积。同时,采用了一种新颖SAR控制逻辑,减小硬件消耗和路径延时。采用动态比较器结构,在保证满足精度要求的同时,实现了2.5GHz的高速比较。为解决外部输入参考电压不可靠的问题,设计了片上参考电压缓冲器,保证了DAC电容阵列的建立精度。精心设计了高速时钟电路,通过CML分频电路和逻辑门电路,由外部输入的800MHz频率的系统时钟产生四路通道的时钟和控制信号,保证时域交织SAR ADC的正常数据转换。仿真结果显示,在采样频率为800MS/s的近奈奎斯特输入频率的条件下,信号噪声失真比(SNDR)为48.31dB,无杂散动态范围(SFDR)为61.62dB,有效位数(ENOB)为7.73位,核心电路模块的功耗为11.9mW,相应的优值(FOM)值为70 fJ/conv.-step。