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对1．25Gbps应用于千兆以太网的低抖动串并并串转换接收器进行了设计，应用了带有频率辅助的双环时钟数据恢复电路，FLL扩大了时钟数据恢复电路的捕捉范围。基于三态结构的鉴频鉴相从1．25Gbps非归零数据流中提取时钟信息，驱动一个三级的电流注入环形振荡器产生1．25GHz的低抖动时钟。从低抖动考虑引入了均衡器。该串并并串转换接收器采用TSMC 0．359m2P3M3．3V／5V混合信号CMOS技术工艺。测试结果表明了输出并行数据有较好的低抖动性能：1σ随机抖动（RJ）为7．3ps，全部抖动（TJ）为58m