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本文介绍了一个开放的ＶＨＤＬ模拟环境。其基本模块包括：编译器、展开器、连接器和模拟器ＨＳＩＭ，可完成逻辑级的层次设计验证。重点阐述了开放ＶＨＤＬ编译的基本思想，简单叙述了模拟器的前端和后端共享开放模块。这些开放模块研制加环境新的ＶＨＤＬ工具提供了便利的支持。
开放的VHDL模拟环境OVSE
【摘 要】
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本文介绍了一个开放的ＶＨＤＬ模拟环境。其基本模块包括：编译器、展开器、连接器和模拟器ＨＳＩＭ，可完成逻辑级的层次设计验证。重点阐述了开放ＶＨＤＬ编译的基本思想，简单叙述了模拟器的前端和后端共
【机 构】
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中国科学院计算技术研究所ＣＡＤ开放研究实验室
【出 处】
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计算机研究与发展
【发表日期】
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1995年9期
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