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标准的32位处理器核不能处理许多SOC设计中的计算密集型任务,例如音频、视频和通信.因此,SOC设计者必须采用定制硬件来实现许多这样的任务.通常需要采用Verilog或者VHDL这样的硬件描述语言来建立芯片设计所需要的寄存器传输RTL级的模块描述.采用手工产生的RTL硬件模块所带来的问题是验证时间主导了设计周期,这将增加设计的成本并延长进入市场的时间.