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RS（239，255）解码器的FPGA实现

来源 :吉林大学学报(信息科学版) | 被引量 : 4次 | 上传用户：zhangjm

【摘 要】

：

针对RS(Reed-Solomon)解码实现过程中速度受限、价格过高等问题,从RS码结构出发,阐述了一种基于FPGA(F iled Programm ing Gate Array)的RS(239,255)解码器的Verilog HDL(Hardware DescriptionLanguage)设计方法。简单介绍了RS码的基本原理,并根据RS解码中的时域解码原理,将伴随式计算算法、BM(Berlek

【作 者】

：

辛明寿 刘明山 周原 

【机 构】

：

吉林大学通信工程学院

【出 处】

：

吉林大学学报(信息科学版)

【发表日期】

：

2006年06期

【关键词】

：

RS解码器 VERILOG语言 现场可编程门阵列 RS decoder  verilog language  field programmable gate a 

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针对RS(Reed-Solomon)解码实现过程中速度受限、价格过高等问题,从RS码结构出发,阐述了一种基于FPGA(F iled Programm ing Gate Array)的RS(239,255)解码器的Verilog HDL(Hardware DescriptionLanguage)设计方法。简单介绍了RS码的基本原理,并根据RS解码中的时域解码原理,将伴随式计算算法、BM(Berlekamp-M assey)迭代算法、Ch ien搜索算法、Forney算法用Verilog语言描述,利用A

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