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FIR滤波器作为数字信号处理系统的基本模块．其性能的高低直接影响到数字信号处理系统实时处理信息的能力。本文根据FPGA的结构特点，介绍了一种改进型的FIR结构及乘法运算的分解算法。利用VHDL语言程序设计和QUARTUSII编译仿真，验证了所提算法实现的4、6、12阶FIR滤波器的运算速度分别提高169．5％、345．6％、616．8％，对FPGA资源的占用分别下降了16．7％、14．5％、13．7％。