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当今,芯片设计需要进行深入的系统级仿真,以确保设计的体系架构合适均衡.在绝大多数情况下,所进行的这些仿真还要求在芯片的仿真模型上运行大量的软件,以覆盖所需的功能.为了让这些仿真具有合适的执行性能,架构设计正在向电子系统级(ESL)解决方案发展.本文探讨了一种基于SystemC和SystemVerilog的设计流程如何满足极为复杂的硬/软件系统级芯片(SoC)的设计周期和降低风险的目标.