基于改进的BOOTH编码的高速32×32位并行乘法器设计

来源 :计算机工程 | 被引量 : 0次 | 上传用户：yuanreng

【摘要】

：

采用了一种改进的基-4 BOOTH编码方案,设计了一种高速32×32-b定/浮点并行乘法器.乘法器电路利用CPL逻辑来实现.通过对关键延时路径中的(4:2)压缩器和64位加法器的优化设

【作者】

：

刘强王荣生

【机构】

：

中国科学技术大学集成电路与系统实验室

【出处】

：

计算机工程

【发表日期】

：

2005年6期

【关键词】

：

乘法器 BOOTH编码 CPL Multiplier Booth Algorithm CPL

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采用了一种改进的基-4 BOOTH编码方案,设计了一种高速32×32-b定/浮点并行乘法器.乘法器电路利用CPL逻辑来实现.通过对关键延时路径中的(4:2)压缩器和64位加法器的优化设计,可以在20ns内完成一次乘法运算.乘法器的设计由0.45um的双层金属CMOS工艺实现,工作电压为3.3V,用于自适应数字滤波运算中.

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