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为了提高数据处理效率，BCH编译码电路都采用并行结构，但是并行结构大幅度增大电路的面积消耗及逻辑延迟。对并行钱氏搜索中占主要资源的单变量乘法器进行优化。仿真综合结构表明，BCH码（16459，16384，5）在此简化乘法器的基础上，其并行结构电路在面积资源的优化率可达81．9％，关键路径延迟的优化率可达66．4％。