FPGA设计中由于延迟产生的冒险现象分析及消除

来源 :微计算机应用 | 被引量 : 0次 | 上传用户：zhaoxiufen

【摘要】

：

在使用FPGA器件设计组合逻辑电路时,由于连线和逻辑单元的延迟作用,使输出信号出现毛刺,产生冒险现象,影响逻辑电路的稳定性.本文基于Verilog HDL,对硬件描述语言设计的组合

【作者】

：

李雪梅

【机构】

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北京电子科技学院电子信息工程系

【出处】

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微计算机应用

【发表日期】

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2005年2期

【关键词】

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FPGA 设计可编程逻辑器件逻辑单元冒险现象 FPGA Verilog HDL risk

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在使用FPGA器件设计组合逻辑电路时,由于连线和逻辑单元的延迟作用,使输出信号出现毛刺,产生冒险现象,影响逻辑电路的稳定性.本文基于Verilog HDL,对硬件描述语言设计的组合逻辑电路中冒险现象产生的原因进行分析,介绍了通过加入采样脉冲和加入D触发器消除冒险现象的方法.并给出了实例程序、仿真波形及综合后的电路结构图.

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