高吞吐率的并行化极化码CRC-SCL译码器的FPGA实现

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极化码是通过严格的数学方法证明能达到信道容量极限的编码方案。为了使极化码应用于高速实时光通信系统中,采用完全展开式流水线架构,基于Xilinx xcvu13p-flga2577-1-e型号的现场可编程门阵列(FPGA)芯片,首次从硬件上实现了256码长适配多种码率的循环冗余校验码辅助的连续消除列表(CRC-SCL)译码器。该译码器在156.25 MHz的最大时钟频率下,总吞吐率达到40 Gbit/s。同时进行了基于极化码的56-Gbit/s(28-GBaud) 正交相移键控背靠背实验。实验结果表明,所实现的CRC-SCL译码器能够在误码率为10 -3处获得7.5 dB的编码增益。此外,为了权衡纠错性能和资源量消耗,分析了量化位数对译码器性能的影响。

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