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文中首先介绍了布尔匹配与FPGA的关系,分析了布尔匹配问题转化为可满足性问题,针对布尔匹配算法的问题提出了改进措施,通过异构的查找表来映射电路可以减小关键路径上的时间延迟通过把可编程逻辑单元的输入划分为等价类,能够有效加快布尔匹配的速度。
基于FPGA的布尔匹配算法改进研究
【摘 要】
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文中首先介绍了布尔匹配与FPGA的关系,分析了布尔匹配问题转化为可满足性问题,针对布尔匹配算法的问题提出了改进措施,通过异构的查找表来映射电路可以减小关键路径上的时间
【机 构】
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肇庆学院电子信息与机电工程学院
【出 处】
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数字技术与应用
【发表日期】
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2011年10期
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