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针对网络信息在安全性上的需求,并结合AES加密算法运行速度快、安全性高、硬件配置要求低等特点,对AES加密算法在FPGA上的实现进行了研究。通过对AES加/解密算法的分析,给出基于FPGA的AES解密系统的总体架构,系统包括密钥扩展、控制与存储、轮变换等功能模块,用VHDL语言对各功能模块进行系统设计。实验证明：该系统实现了AES解密功能。