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设计了一种低失真、高速的开关电容采样保持电路,采用了新型的bootstrapped开关来降低由于开关引入的非线性,并提出了减小放大器的建立时间以减小运算放大器引入的非线性的方法.仿真结果表明在采样速度为40MHz时,该电路可以得到大于70 dB的线性.
低失真与高速采样保持电路的设计
【摘 要】
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设计了一种低失真、高速的开关电容采样保持电路,采用了新型的bootstrapped开关来降低由于开关引入的非线性,并提出了减小放大器的建立时间以减小运算放大器引入的非线性的方
【机 构】
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东南大学国家专用集成电路系统工程技术研究中心
【出 处】
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应用科学学报
【发表日期】
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2005年2期
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