一种用于数字集成系统的新型CMOS三态缓冲器的设计

来源 :电子器件 | 被引量 : 0次 | 上传用户：xxssdd55

【摘要】

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三态逻辑电路已被广泛应用于VLSI数字集成系统中.现在也有很多种实现三态逻辑的方法,但它们要么输出驱动能力不足够强要么占有较大的器件面积.在研究传统三态缓冲器的基础上

【作者】

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彭科杨海钢

【机构】

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中国科学院电子学研究所传感技术国家重点实验室中国科学院电子学研究所传感技术国家重点实验室北京中国科学院研究生院

【出处】

：

电子器件

【发表日期】

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2007年6期

【关键词】

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VLSI CMOS 三态缓冲面积-延时积 VLSI CMOS Three-State Area-Delay Product

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三态逻辑电路已被广泛应用于VLSI数字集成系统中.现在也有很多种实现三态逻辑的方法,但它们要么输出驱动能力不足够强要么占有较大的器件面积.在研究传统三态缓冲器的基础上设计了一种新型的三态缓冲器,据我们所知,这是使用晶体管数目最少的一种三态缓冲器结构.通过SPICE仿真实验表明,所设计的三态缓冲器与传统三态缓冲器相比具有更优的面积-延时积特性和更低的静态功耗.

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