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CMOS折叠预处理电路的带宽和失调是限制折叠内插式ADC的动态和静态特性的主要原因之一。所设计的ADC采用一种双采样保持电路降低了对折叠器的带宽要求，获得了优良的动态特性；提出一种改进结构的全平衡折叠电路，降低了折叠器本身的失调，同时改善了ADC的静态和动态特性。仿真结果表明：在输入信号频率74．1MHz、采样频率150M时SNDR为37．2dB；INL、DNL分别为0．5／0．6LSB。芯片采用1st Silicon 0．25μm CMOS工艺流片，并用于10／100 Base-T PHY芯片中，测试结