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本文介绍一种小波变换提升算法的硬件实现，它可以设置为5／3和9／7小波变换并用于JPEG2000中。该硬件实现采用了折叠结构以达到减少硬件开销和提高硬件使用率的目的。其中的乘法部分采用了正则符号编码（CSD，Canoni Csigned digit）把乘法运算转化为移位加／减操作，加快了变换速度。同时采用了嵌入式延拓进行数据延拓，也达到了加快运算速度和减少存储要求的目的。整个架构采用VHDL实现并通过仿真验证。