基于JESD204B协议高速并行8 bit/10 bit解码电路设计

来源 :半导体技术 | 被引量 : 0次 | 上传用户：qingqing20090756

【摘要】

：

提出了一种高速低延时8 bit/10 bit解码电路结构,采用四路并行通道同时处理输入数据,每一路具有K码检测、输入数据查错功能,能够在输入四路10 bit数据后的一个时钟周期内正确完成解码。所设计的解码电路通过搭建的通用验证方法学系统完成系统级功能验证,并基于65 nm工艺库进行综合、布局和布线,解码电路的面积为1 449μm²。后仿真结果显示,解码电路的最高工作频率达415 MHz,四路可支持最高16.6 Gibit/s的串行数据传输速率,满足JESD204B协议标准推荐的最高传

【作者】

：

万书芹陈婷婷陶建中蒋颖丹朱夏冰

【机构】

：

中国电子科技集团公司第五十八研究所,江南大学物联网工程学院

【出处】

：

半导体技术

【发表日期】

：

2021年8期

【关键词】

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8 bit/10 bit 并行解码低延时 JESD204B协议串行解串器

【基金项目】

：

国家自然科学基金资助项目(61704161)。

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