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摘 要： 频率源是雷达、通信系统中重要组成部分，为系统中上下变频单元提供低相噪的本振信号。随着雷达、通信工作频率越来越高，其变频使用的频率源要求也越来越高，本文在常规频率源设计基础上，给出了一种采用内嵌混频的锁相跳频频率源设计方案，并给出电路框图和测试结果验证设计的正确性。
关键词： 低相噪；跳频；内嵌混频；频率源设计
1.工作原理
本设计提供了低相噪、低杂散的K波段的跳频频率源的方案，内部包括了本振单元、中频跳频单元、混频滤波单元、功分放大单元和电源处理单元，要求输出步进为10MHz的20GHz～21GHz两路信号，相噪为≤-90dBc/Hz@1KHz。如图1所示。
基本工作原理为以输入100MHz信号为参考信号，先分别由中频跳频单元产生 2.4GHz～3.4GHz步进为10MHz的信号、由本振单元产生17.6GHz信号，然后两者混频滤波输出K波段20GHz～21GHz信号，最后对20GHz～21GHz信号进行放大功分两路输出。
设计中要解决的关键问题是如何解决K频段跳频低相噪的问题，首先从方案上考虑，因为输出频率较高，达20GHz～21GHz，按照以往常規的频率设计方式肯定达不到技术要求，一次锁相常规方案在相噪上就不满足要求，故在方案设计上进行了仔细优化、仿真、推算，既要保证系统相噪要求，又要保证杂散能满足指标要求，最终确定采用中频跳频+本振信号两者混频输出K频段信号的方案。这两个单元分别进行隔腔设计，技术状态达到最优，相互之间无串扰，并采用微组装的装配方式，印制板烧结、芯片金丝键合，同时实现了产品小型化的设计需求，最终也保证了关键指标低相噪低杂散的要求。
2.本振源设计方案和分析
将鉴相器、低通滤波、VCO、耦合放大、分频器紧密集成在一起，环路中运用内嵌四分频器降低倍频数，从而降低本振单元的相位噪声。
频率源设计中理论相噪恶化为20lgN =20lg（输出频率/参考频率）。如果采用直接倍频的方案，则理论相噪恶化为：20lg（17600/100）= 44.9dB。本文采用的方案是将输出17.6GHz信号进行四分频，产生4400MHz信号后给鉴相器，这样鉴相器比较的是输入100MHz信号和4400MHz信号，理论相噪恶化为20lg（4400/100）= 32.9dB，此方按比直接倍频方案相噪恶化优化有12dB。
按本文方案，以输入参考信号100MHz相噪为-155dBc/Hz@1KHz ，则输出17.6GHz的理论相噪可达-155-（-32.9）=-122.1 dBc/Hz@1KHz，，实际仿真结果到-115dBc/Hz@1KHz，如图2。
3.中频跳频单元设计
中频跳频单元设计为输出2.4GHz～3.4 GHz、步进为10MHz的跳频信号。频率合成器直接应用凌特公司的集成锁相新品LTC6946-1，其输出频率为2.24GHz～3.74GHz，具有良好的性能：
（1）–226dBc/Hz Normalized In-Band Phase Noise Floor
（2）–274dBc/Hz Normalized In-Band 1/f Noise
按系统要求，输出最高频率为3.4GHz，鉴相频率设置为10MHz， 锁相环1kHz处相位噪声水平取决于鉴相器的归一化基底噪声水平（PLL_flat=-226）和归一化闪烁噪声水平（PLL_flicker=-274）：
则最终相噪为：
文中fLO为3.4GHz，fPD为10MHz。
4.最终相噪结果
①由本振单元和中频跳频单元可以看出，中频跳频单元由于跳频步进小，相噪只有-97.9 dBc/Hz@1KHz， 而本振单元相噪为-114 dBc/Hz@1KHz，以较差的相噪来计算，所以本振和中频跳频混频时相噪只能以中频跳频单元的相噪来计算。②按以往类似产品设计经验，混频单元混频时混频器带来的相噪恶化3dB余量，放大功分带来的相噪恶化3dB余量。故最终整个模块相噪预计为-97.9+3+3=-91.9dBc/Hz@1KHz。
5.杂散设计
本项目杂散主要来源为频率合成器的锁相过程和本振单元、中频跳频单元混频带来的交调杂散。锁相设计时优化电路布局，在小型化设计时同时考虑电磁兼容性要求，电源芯片采用低噪声电源，并经EMI电容、磁珠、π型滤波等滤波，在LDO输入输出端必须放置大小容值电容及电感以保证锁相环电路不受电源纹波影响。在设计混频滤波器时，充分考虑混频器混频时带来的交调杂散，再结合混频器自身对交调杂散的抑制，来设计滤波器。
6.最终产品测试结果
通过本方案的详细设计，并注意到各方面的细节处理，保证了本方案得以充分的实现，最终测试结果和方案预期相差不多，达到预期目标。
关键词： 低相噪；跳频；内嵌混频；频率源设计
1.工作原理
本设计提供了低相噪、低杂散的K波段的跳频频率源的方案，内部包括了本振单元、中频跳频单元、混频滤波单元、功分放大单元和电源处理单元，要求输出步进为10MHz的20GHz～21GHz两路信号，相噪为≤-90dBc/Hz@1KHz。如图1所示。
基本工作原理为以输入100MHz信号为参考信号，先分别由中频跳频单元产生 2.4GHz～3.4GHz步进为10MHz的信号、由本振单元产生17.6GHz信号，然后两者混频滤波输出K波段20GHz～21GHz信号，最后对20GHz～21GHz信号进行放大功分两路输出。
设计中要解决的关键问题是如何解决K频段跳频低相噪的问题，首先从方案上考虑，因为输出频率较高，达20GHz～21GHz，按照以往常規的频率设计方式肯定达不到技术要求，一次锁相常规方案在相噪上就不满足要求，故在方案设计上进行了仔细优化、仿真、推算，既要保证系统相噪要求，又要保证杂散能满足指标要求，最终确定采用中频跳频+本振信号两者混频输出K频段信号的方案。这两个单元分别进行隔腔设计，技术状态达到最优，相互之间无串扰，并采用微组装的装配方式，印制板烧结、芯片金丝键合，同时实现了产品小型化的设计需求，最终也保证了关键指标低相噪低杂散的要求。
2.本振源设计方案和分析
将鉴相器、低通滤波、VCO、耦合放大、分频器紧密集成在一起，环路中运用内嵌四分频器降低倍频数，从而降低本振单元的相位噪声。
频率源设计中理论相噪恶化为20lgN =20lg（输出频率/参考频率）。如果采用直接倍频的方案，则理论相噪恶化为：20lg（17600/100）= 44.9dB。本文采用的方案是将输出17.6GHz信号进行四分频，产生4400MHz信号后给鉴相器，这样鉴相器比较的是输入100MHz信号和4400MHz信号，理论相噪恶化为20lg（4400/100）= 32.9dB，此方按比直接倍频方案相噪恶化优化有12dB。
按本文方案，以输入参考信号100MHz相噪为-155dBc/Hz@1KHz ，则输出17.6GHz的理论相噪可达-155-（-32.9）=-122.1 dBc/Hz@1KHz，，实际仿真结果到-115dBc/Hz@1KHz，如图2。
3.中频跳频单元设计
中频跳频单元设计为输出2.4GHz～3.4 GHz、步进为10MHz的跳频信号。频率合成器直接应用凌特公司的集成锁相新品LTC6946-1，其输出频率为2.24GHz～3.74GHz，具有良好的性能：
（1）–226dBc/Hz Normalized In-Band Phase Noise Floor
（2）–274dBc/Hz Normalized In-Band 1/f Noise
按系统要求，输出最高频率为3.4GHz，鉴相频率设置为10MHz， 锁相环1kHz处相位噪声水平取决于鉴相器的归一化基底噪声水平（PLL_flat=-226）和归一化闪烁噪声水平（PLL_flicker=-274）：
则最终相噪为：
文中fLO为3.4GHz，fPD为10MHz。
4.最终相噪结果
①由本振单元和中频跳频单元可以看出，中频跳频单元由于跳频步进小，相噪只有-97.9 dBc/Hz@1KHz， 而本振单元相噪为-114 dBc/Hz@1KHz，以较差的相噪来计算，所以本振和中频跳频混频时相噪只能以中频跳频单元的相噪来计算。②按以往类似产品设计经验，混频单元混频时混频器带来的相噪恶化3dB余量，放大功分带来的相噪恶化3dB余量。故最终整个模块相噪预计为-97.9+3+3=-91.9dBc/Hz@1KHz。
5.杂散设计
本项目杂散主要来源为频率合成器的锁相过程和本振单元、中频跳频单元混频带来的交调杂散。锁相设计时优化电路布局，在小型化设计时同时考虑电磁兼容性要求，电源芯片采用低噪声电源，并经EMI电容、磁珠、π型滤波等滤波，在LDO输入输出端必须放置大小容值电容及电感以保证锁相环电路不受电源纹波影响。在设计混频滤波器时，充分考虑混频器混频时带来的交调杂散，再结合混频器自身对交调杂散的抑制，来设计滤波器。
6.最终产品测试结果
通过本方案的详细设计，并注意到各方面的细节处理，保证了本方案得以充分的实现，最终测试结果和方案预期相差不多，达到预期目标。