【摘 要】
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为减少在静止无功补偿（SVC）装置中晶闸管的触发误差,设计了一种基于FPGA（现场可编程门阵列）的全数字锁相环（ADPLL）,并进行硬件电路测试。同时分析了全数字锁相环的各模块工作原理并
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为减少在静止无功补偿（SVC）装置中晶闸管的触发误差,设计了一种基于FPGA（现场可编程门阵列）的全数字锁相环（ADPLL）,并进行硬件电路测试。同时分析了全数字锁相环的各模块工作原理并进行了参数设计和电路仿真。最后在实验平台上进行了测试。结果显示,该环路可稳定跟踪电网信号,可为SVC数字控制系统提供快速、稳定、高精度的同步信号。
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