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介绍了数字化变电站IEEE1588同步对时系统的结构及特点,重点分析了不同模式情况下的实现机制与差别,提出了合并单元同步性能、主备时钟切换性能等项目的测试方法,通过实际工程测试得出了2个合并单元输出的采样值角差的变化以及主备时钟切换各环节延时等数据。最后结合测试中遇到的问题,提出了过程层网络主备时钟切换试验的重要性,并给出了对于合并单元的一些建议。