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给出了数字时钟管理器（DCM）中的一种新型时钟延时锁定环电路（Clock Delay Locked Loop）的设计，为高速同步数据采集系统提供可靠的时钟解决方案。该电路设计是基于延时锁定环（DLL）原理上，采用混合信号电路设计方案来实现。设计中的数字电路控制模块。通过对改进后的电荷泵中的附加开关工作时间的精确控制来实现对输入时钟信号所需延时的精确控制．从而得到所需的延时。该电路不会累积相位误差，具有良好的噪声敏感度。电路采用0．18μm的CMOS工艺，工作电压1．5V，可管理的时钟信号最高频率为360M