【摘 要】
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面向高速串行接口应用,设计一款低噪声、快速锁定的高性能锁相环电路,作为5 Gbit·s-1数据率的SerDes发射芯片的时钟源.该设计通过锁存RESET方式增加延迟时间,以减小鉴频鉴相器的死区效应,降低锁相环整体电路的杂散;其压控振荡器采用4 bit二进制开关电容的方法,将输出频率划分为16个子频带,以获得较大的输出频率范围,同时又不增加压控振荡器的增益;在SMIC 55 nm工艺下完成锁相环电路版图设计,核心芯片面积为0.54 mm2.后仿真结果表明:输出频率覆盖4.6～5.6 GHz,1 MHz频偏处
【机 构】
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厦门理工学院光电与通信工程学院,福建 厦门361024;中国科学院半导体研究所,北京100083;厦门理工学院光电与通信工程学院,福建 厦门361024
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面向高速串行接口应用,设计一款低噪声、快速锁定的高性能锁相环电路,作为5 Gbit·s-1数据率的SerDes发射芯片的时钟源.该设计通过锁存RESET方式增加延迟时间,以减小鉴频鉴相器的死区效应,降低锁相环整体电路的杂散;其压控振荡器采用4 bit二进制开关电容的方法,将输出频率划分为16个子频带,以获得较大的输出频率范围,同时又不增加压控振荡器的增益;在SMIC 55 nm工艺下完成锁相环电路版图设计,核心芯片面积为0.54 mm2.后仿真结果表明:输出频率覆盖4.6～5.6 GHz,1 MHz频偏处的相位噪声在-110 dBc·Hz-1附近.测试结果显示,RMS抖动和峰峰值抖动分别为2.87 ps和13.4 ps,整体电路功耗为37 mW.
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