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为了提高乘法器的综合性能，提出了一种新的冗余Booth三阶算法和跳跃式Wallace树结构，前者可以减少部分积的数目，提高部分积的产生速度，后者可以加快部分积的压缩，减少电路内部的伪翻转，从而降低功耗．基于冗余Booth三阶算法和跳跃式Wallace树结构，采用0.25μmCMOS工艺，实现了54×54位全定制乘法器，其乘法延时为4．3ns，芯片面积为1.38mm^2，50MHz频率下的动态功耗仅为47．2mW．模拟验证表明，与采用传统Wallace树结构和改进Booth二阶算法的乘法器相比，该