【摘 要】
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本文主要介绍了数字频率合成器的原理,针对系统中出现的时间失配问题,分析提出了一种DDS优化设计,主要从硬件以及软件角度介绍该装置,重点分析了基于FPGA建立时间检测器,来消
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本文主要介绍了数字频率合成器的原理,针对系统中出现的时间失配问题,分析提出了一种DDS优化设计,主要从硬件以及软件角度介绍该装置,重点分析了基于FPGA建立时间检测器,来消除由于DDS的ioupdata信号不稳定导致其产生相位抖动。该设计具有软件化,模块化,且易于调整和扩展的优点;经过在整机上验证,采用此种方法设计达到了较为理想的性能指标。文章最后给出了逻辑实现电路和试验结果,通过试验验证该设计在技术上具有可行性,DDS的ioupdata信号稳定性好,有较高的实用价值。
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