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FIR数字滤波器的实现是基于加法器和乘法器,通过延迟将输入信号与固定的抽头系数相乘累加得到滤波结果,其中滤波系数是已知的数值,当我们需要一个固定阶数系数的值不固定时,我们就需要将滤波的系数通过外部输入的方式再与输入信号相乘。对于FIR数字滤波器的通用型的研究是基于传统的串行FIR数字滤波器的结构进行改造,使用Verilog HDL语言在Quartus II和Modelsim软件里面进行设计和仿真。结果表明基于FPGA的通用FIR数字滤波器的设计是可行的。