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设计了一种利用FPGA的可编程输入延时单元（IDELAY）和锁相环输出同频多相时钟结合的4倍过采样高速时钟数据恢复电路。可在较低频率同步恢复4位并行数据,有效地增大带宽并降低了终端成本,并采用自动检测和判断的方法检测数据跳变边沿,消除了数据毛刺的干扰。
一种低成本光接收器的数据恢复电路的设计及FPGA实现
【摘 要】
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设计了一种利用FPGA的可编程输入延时单元（IDELAY）和锁相环输出同频多相时钟结合的4倍过采样高速时钟数据恢复电路。可在较低频率同步恢复4位并行数据,有效地增大带宽并降低了
【机 构】
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重庆邮电大学光电学院
【出 处】
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电子质量
【发表日期】
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2012年4期
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