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建立了一个断路器分合速度测试系统并对其进行了分析。该系统使用了一片可编程逻辑门阵列芯片及一个加速度传感器模块,配合相应的外围电路对断路器分合速度进行测试,是一个断路器测试片上系统解决方案。
基于FPGA的智能断路器分合速度测试系统
【摘 要】
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建立了一个断路器分合速度测试系统并对其进行了分析。该系统使用了一片可编程逻辑门阵列芯片及一个加速度传感器模块,配合相应的外围电路对断路器分合速度进行测试,是一个断
【机 构】
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江苏大学电气信息工程学院,武汉高压研究所
【出 处】
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低压电器
【发表日期】
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2008年11期
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