【摘 要】
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为了降低FIR滤波器对FPGA资源的消耗，同时能够直接验证其滤波性能。文中采用乘法器和加法器共享以及MEALY型状态机的实现方法，以及卷积、插零等算法，来实现FIR升余弦滚降滤波设
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为了降低FIR滤波器对FPGA资源的消耗，同时能够直接验证其滤波性能。文中采用乘法器和加法器共享以及MEALY型状态机的实现方法，以及卷积、插零等算法，来实现FIR升余弦滚降滤波设计，同时给出了在QuartusⅡ环境下的时序仿真结果。实践表明，此方法可以节省大量的FPGA资源，仅仅需要100多个LE逻辑单元，就可以有效解决FIR数字滤波器算法在FPGA设计中资源紧张的问题。
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