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目的使用 VHDL 降低目标电路的资源占用率和优化电路结构. 方法分析用 VHDL 和 CPLD 设计中容易引起电路复杂化的原因, 并提出了相应的解决方法. 结果与结论得到简化电路的一些有效的技巧与方法.
用VHDL和CPLD的电路简化方法的研究
【摘 要】
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目的使用 VHDL 降低目标电路的资源占用率和优化电路结构. 方法分析用 VHDL 和 CPLD 设计中容易引起电路复杂化的原因, 并提出了相应的解决方法. 结果与结论得到简化电路的一
【机 构】
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华北工学院电子信息工程系
【出 处】
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测试技术学报
【发表日期】
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2001年4期
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