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提出了一种高速流水线型Reed-Solomon(RS)解码器,该解码器在Berlekamp-Massey(BM)原理基础上加以改进后更适宜用硬件描述语言(HDL)来描述并用FPGA来实现,时序仿真表明该解码器的最高时钟频率可达30MHz。对RS解码器的总体结构作了概述,并对校正子、乘法电路及改进的BM迭代作了较为详细的叙述。最后简单介绍了Xilinx的FPGA芯片的基本结构。