【摘 要】
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根据自顶向下设计方法和使用VerilogHDL设计层次化的特点,提出依据设计层次、以模块为单位的VerilogHDL增量编译方法。利用在语法分析和语义检查时构建的设计层次信息和符号
【基金项目】
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部委基础科研项目;微电子项目资助
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根据自顶向下设计方法和使用VerilogHDL设计层次化的特点,提出依据设计层次、以模块为单位的VerilogHDL增量编译方法。利用在语法分析和语义检查时构建的设计层次信息和符号表,根据被修改模块在设计层次中的位置,自动对全部相关模块进行增量编译,同时更新编译结果和重构层次引用关系。在设计VerilogHDL编译器的同时予以实现。通过测试证明对于多模块设计中个别模块的修改,使用增量编译可以显著缩短重新编译的时间开销。
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