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腾华半导体的高端半导体设计服务分公司 Silicon Logic Engineering Inc. 宣布，已开发出用于ASIC或 FPGA设计、可发放许可的Interlaken协议 IP内核。
SLE的Interlaken IP内核具有可升级性，其早期版本可通过接口提供10Gbps 至60+Gbps的带宽。将来的版本将提供 120Gbps以上的带宽。凭借可升级性，Interlaken非常适合于未来的多代网络交换机、路由器及存储设备。通过将 SERDES 速度（3.125Gbps 至 6.375Gbps）与不同数量（1～24）的SERDES波道结合，即可实现可升级性。
SLE的Interlaken IP内核经专门设计及测试，可与多种ASIC及FPGA技术轻松融合，可与大多数领先技术供应商提供的现成SERDES一同使用。使用供应商特定且技术成熟的SERDES，能让SLE 客户将Interlaken IP内核快速融入客户选择的技术中。
开放式Interlaken规范由Cortina Systems及思科系统共同编写，以提供比先前协议更具扩展性的芯片至芯片接口协议。Interlaken 综合通用SPI4.2及 XAUI 接口的优点，既具有SPI4.2的信道化及每个信道流量控制功能，还通过使用高速 SERDES 技术减少芯片 I/O 管脚的数量（类似于 XAUI）。
SLE的Interlaken IP内核具有可升级性，其早期版本可通过接口提供10Gbps 至60+Gbps的带宽。将来的版本将提供 120Gbps以上的带宽。凭借可升级性，Interlaken非常适合于未来的多代网络交换机、路由器及存储设备。通过将 SERDES 速度（3.125Gbps 至 6.375Gbps）与不同数量（1～24）的SERDES波道结合，即可实现可升级性。
SLE的Interlaken IP内核经专门设计及测试，可与多种ASIC及FPGA技术轻松融合，可与大多数领先技术供应商提供的现成SERDES一同使用。使用供应商特定且技术成熟的SERDES，能让SLE 客户将Interlaken IP内核快速融入客户选择的技术中。
开放式Interlaken规范由Cortina Systems及思科系统共同编写，以提供比先前协议更具扩展性的芯片至芯片接口协议。Interlaken 综合通用SPI4.2及 XAUI 接口的优点，既具有SPI4.2的信道化及每个信道流量控制功能，还通过使用高速 SERDES 技术减少芯片 I/O 管脚的数量（类似于 XAUI）。