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VHDL电路的优化目标是充分利用CPLD／FPGA芯片的内部资源，使设计文件能适配到一定规模的CPLD／FPGA芯片中，并提高系统的工作速度和降低系统成本。分析VHDL语言的特点，并从设计思想、语句运用和描述方法等方面对电路进行优化，提出了利用串行化设计思想和外扩E^2PROM的方法对VHDL电路进行优化，通过对比实验，验证了这两种方法能有效减少程序占用的宏单元（Macro Cell）。