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以一个8位高速并行乘法累加器的IP设计为例子,介绍了一种设计高速乘法累加器的方法.通过在Wallance树模块中改变部分积压缩方式,使该乘法累加器占用的FPGA资源减少了19.8%,而运算速度提高了9.5%.整个设计用VerilogHDL描述,并在Xilinx公司xc2vp20器件上实现.
一种新型乘法累加器IP设计
【摘 要】
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以一个8位高速并行乘法累加器的IP设计为例子,介绍了一种设计高速乘法累加器的方法.通过在Wallance树模块中改变部分积压缩方式,使该乘法累加器占用的FPGA资源减少了19.8%,而
【机 构】
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西安电子科技大学,湖南工程学院
【出 处】
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湖南工程学院学报(自然科学版)
【发表日期】
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2004年3期
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