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摘 要：本文在介绍了可编程逻辑器件FPGA实现PWM控制器的原理和方法的基础上，对基于FPGA实现数字化通用DC-DC控制平台展开了研究，本文将A/D采样控制电路、控制算法电路和PWM波形生成电路等全部集中于FPGA内部，大大降低了电路的复杂程度。并对高精度的DPWM发生器进行了深入的研究，通过不同方法实现了ns级DPWM，并进行了仿真和试验研究，结果验证了数字化通用DC-DC控制平台的可行性。
关键词：FPGA；DC-DC控制；PWM
FPGA即现场可编程门阵列，它是在PAL（可编程阵列逻辑器件）、GAL（可编程通用阵列逻辑器件）等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC，Application Specific Integrated Circuit）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
早期电力电子装置是采用模拟电路进行控制的。随着用户要求的提升，越来越多的缺点暴露出来，如设计成本高、硬件修改困难、存在元件老化和温漂问题、抗干扰能力差等。数字控制的优点主要体现在微处理器的可编程特性及其计算和通信能力，例如：控制策略和结构形式可在软件上修改，提供了较高的灵活性，并且具有较强的计算能力，能够实现复杂的高级控制算法，如实现卡尔曼滤波和非线性控制等等。近年来，随着微处理器及其外围电路的发展，数字控制技术取代模拟控制技术已成定局。目前，对于高性能的运动控制系统，数字控制已被认为是唯一的实现方法。
本文提出一种基于低成本FPGA——CycloneⅡ产生ns级高精度DPWM的方法。这种方法利用FPGA中PLL的倍频移相技术，结合计数比较模块，在系统外部输入时钟为50MHz的情况下，得到分辨率可达10位的DPWM。在本节内不仅将论述产生高精度DPWM的各部分结构的工作原理以及最终的实现方法，同时也将给出基于QuartusⅡ8.0仿真的实验结果。
1.ns级DPWM的结构与原理
ns级DPWM的结构如图1所示。该DPWM结构由三部分组成：PLL倍频移相模块、低精度DPWM产生模块以及最终产生高精度DPWM的延迟线模块。
（1）PLL倍频移相模块。PLL模块是Altera的FPGA所特有的，和传统的锁相环一样，属于模拟电路。通过PLL可以对输入的时钟进行倍频和移相，从而得到多路输出。针对输入时钟频率的不同，可以设置整数及分数倍倍频。同时，PLL还可以对其输出时钟进行相位延迟的设置。
（2）低精度DPWM模块。输入信号Nin进入该模块后分为两路：3位的最低有效位LSB（Least Significant Bits）和N-3位的最高有效位MSB（Most Significant Bits）。其中，MSB送入占空比比较器，而LSB则作为多路选择信号直接送入延迟线模块。
低精度DPWM模块由以下几个部分组成：
计数器：由一个N-3位的同步计数器来对时钟的上升沿进行计数。计数器的内部结构是由N-3的寄存器和一个加法器组成的。
比较器：模块中有2个比较器，它们的位数是相同的，均为N-3位。占空比比较器是对N-3位的MSB和由计数器提供的计数值进行比较，当MSB小于计数值时，占空比比较器输出高电平，反之输出低电平。计满比较器是对全“1”信号和计数值进行比较，全“1”信号也有N-3位，表示当计数值等于2N-3时，计满比较器输出一个高电平脉冲。
脉冲逻辑：脉冲逻辑环节的作用是对占空比比较器的输出counter1计满比较器的输出counter2及前一状态的低精度DPWM脉冲信号cpulse进行逻辑运算。
（3）延迟线模块。该模块内部是由7片DFF（Data Flip-Flops）触发器、一个8选1的多路选择器以及输出端的逻辑或门构成的。
由PLL输出的时钟信号，除了0°信号作为低精度DPWM模块的时钟外，其他7路作为触发信号分别加到7片DFF的clock端。同时，由低精度DPWM模块产生的脉冲信号作为待选信号复加到各DFF的data端。触发信号为45°、90°、135°、180°、225°、270°、315°的DFF所输出的脉冲信号分别比原信號延迟了1/8、2/8、3/8、4/8、5/8、6/8、7/8个周期。这8路脉冲信号将作为多路选择器MUX的输入，并由3位的LSB作为选择信号，控制其输出。最终的高精度DPWM是由MUX的输出与原脉冲信号相或得到的。
2. ns级DPWM的实现
为了检验设计方案的正确性，在将程序下载到芯片之前，要对适配生成的结果进行仿真测试。图2显示的是占空比D=59/1024时DPWM的输出波形。
之所以选择较小占空比，是为了更清晰的显示占空比的可调精度。CH1表示信号pulse_s，CH2表示信号pulse_r，CH3表示最终的输出final_pulse。
可以发现，CH3的上升沿是跟随CH1的，而下降沿则跟随CH2，且占空比每增加1，CH2都向后延迟约1ns。
3 结论
本文利用FPGA实现高精度DPWM波形发生器的方案进行了详细论述，阐明了设计过程，并给出了仿真及实验波形，验证了方法的有效性。
参考文献
[1]陈坚.电力电子学——电力电子变换和控制技术（第1版）[M].北京：高等教育出版社，2002.1～3.
[2]何西凤.基于FPGA的数字化通用PWM拉制器设计[D].四川大学硕士学位论文，2005.
[3]赵异波，何湘宁.电力电子电路的数字化控制技术[J].电源技术应用，2002，11（5）：557（6）～559（8）.
关键词：FPGA；DC-DC控制；PWM
FPGA即现场可编程门阵列，它是在PAL（可编程阵列逻辑器件）、GAL（可编程通用阵列逻辑器件）等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC，Application Specific Integrated Circuit）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
早期电力电子装置是采用模拟电路进行控制的。随着用户要求的提升，越来越多的缺点暴露出来，如设计成本高、硬件修改困难、存在元件老化和温漂问题、抗干扰能力差等。数字控制的优点主要体现在微处理器的可编程特性及其计算和通信能力，例如：控制策略和结构形式可在软件上修改，提供了较高的灵活性，并且具有较强的计算能力，能够实现复杂的高级控制算法，如实现卡尔曼滤波和非线性控制等等。近年来，随着微处理器及其外围电路的发展，数字控制技术取代模拟控制技术已成定局。目前，对于高性能的运动控制系统，数字控制已被认为是唯一的实现方法。
本文提出一种基于低成本FPGA——CycloneⅡ产生ns级高精度DPWM的方法。这种方法利用FPGA中PLL的倍频移相技术，结合计数比较模块，在系统外部输入时钟为50MHz的情况下，得到分辨率可达10位的DPWM。在本节内不仅将论述产生高精度DPWM的各部分结构的工作原理以及最终的实现方法，同时也将给出基于QuartusⅡ8.0仿真的实验结果。
1.ns级DPWM的结构与原理
ns级DPWM的结构如图1所示。该DPWM结构由三部分组成：PLL倍频移相模块、低精度DPWM产生模块以及最终产生高精度DPWM的延迟线模块。
（1）PLL倍频移相模块。PLL模块是Altera的FPGA所特有的，和传统的锁相环一样，属于模拟电路。通过PLL可以对输入的时钟进行倍频和移相，从而得到多路输出。针对输入时钟频率的不同，可以设置整数及分数倍倍频。同时，PLL还可以对其输出时钟进行相位延迟的设置。
（2）低精度DPWM模块。输入信号Nin进入该模块后分为两路：3位的最低有效位LSB（Least Significant Bits）和N-3位的最高有效位MSB（Most Significant Bits）。其中，MSB送入占空比比较器，而LSB则作为多路选择信号直接送入延迟线模块。
低精度DPWM模块由以下几个部分组成：
计数器：由一个N-3位的同步计数器来对时钟的上升沿进行计数。计数器的内部结构是由N-3的寄存器和一个加法器组成的。
比较器：模块中有2个比较器，它们的位数是相同的，均为N-3位。占空比比较器是对N-3位的MSB和由计数器提供的计数值进行比较，当MSB小于计数值时，占空比比较器输出高电平，反之输出低电平。计满比较器是对全“1”信号和计数值进行比较，全“1”信号也有N-3位，表示当计数值等于2N-3时，计满比较器输出一个高电平脉冲。
脉冲逻辑：脉冲逻辑环节的作用是对占空比比较器的输出counter1计满比较器的输出counter2及前一状态的低精度DPWM脉冲信号cpulse进行逻辑运算。
（3）延迟线模块。该模块内部是由7片DFF（Data Flip-Flops）触发器、一个8选1的多路选择器以及输出端的逻辑或门构成的。
由PLL输出的时钟信号，除了0°信号作为低精度DPWM模块的时钟外，其他7路作为触发信号分别加到7片DFF的clock端。同时，由低精度DPWM模块产生的脉冲信号作为待选信号复加到各DFF的data端。触发信号为45°、90°、135°、180°、225°、270°、315°的DFF所输出的脉冲信号分别比原信號延迟了1/8、2/8、3/8、4/8、5/8、6/8、7/8个周期。这8路脉冲信号将作为多路选择器MUX的输入，并由3位的LSB作为选择信号，控制其输出。最终的高精度DPWM是由MUX的输出与原脉冲信号相或得到的。
2. ns级DPWM的实现
为了检验设计方案的正确性，在将程序下载到芯片之前，要对适配生成的结果进行仿真测试。图2显示的是占空比D=59/1024时DPWM的输出波形。
之所以选择较小占空比，是为了更清晰的显示占空比的可调精度。CH1表示信号pulse_s，CH2表示信号pulse_r，CH3表示最终的输出final_pulse。
可以发现，CH3的上升沿是跟随CH1的，而下降沿则跟随CH2，且占空比每增加1，CH2都向后延迟约1ns。
3 结论
本文利用FPGA实现高精度DPWM波形发生器的方案进行了详细论述，阐明了设计过程，并给出了仿真及实验波形，验证了方法的有效性。
参考文献
[1]陈坚.电力电子学——电力电子变换和控制技术（第1版）[M].北京：高等教育出版社，2002.1～3.
[2]何西凤.基于FPGA的数字化通用PWM拉制器设计[D].四川大学硕士学位论文，2005.
[3]赵异波，何湘宁.电力电子电路的数字化控制技术[J].电源技术应用，2002，11（5）：557（6）～559（8）.