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状态机是时序逻辑设计中的重要的算法模型,本文通过VHDL语言描述了一个复杂度为三的查表状态机的实现过程,并利用MAX-PLIS Ⅱ软件平台的仿真特性验证了其正确性.
时序驱动的FPGA查表状态机设计与仿真
【摘 要】
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状态机是时序逻辑设计中的重要的算法模型,本文通过VHDL语言描述了一个复杂度为三的查表状态机的实现过程,并利用MAX-PLIS Ⅱ软件平台的仿真特性验证了其正确性.
【机 构】
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青岛远洋船员学院
【出 处】
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中国科技博览
【发表日期】
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2004年期
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