【摘 要】
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本文对一款常用任意整数分频器进行改进,提出了一种纯数字、低时钟偏差、可获得任意整数分频结果的时钟分频器设计方案。该分频器由计数器与输出锁存器构成,通过调节逻辑结构
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本文对一款常用任意整数分频器进行改进,提出了一种纯数字、低时钟偏差、可获得任意整数分频结果的时钟分频器设计方案。该分频器由计数器与输出锁存器构成,通过调节逻辑结构与线延迟,完全平衡各时钟传播路径,大幅降低时钟偏差。仿真结果表明,在TSMC0.13μmCMOS工艺下,当输入时钟频率在600MHz时,时钟偏差可控制在10ps以内。该分频器还包含自测电路,可判断时钟偏差是否满足要求。
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