一种适用于DSP的安全模块的设计

来源 :微电子学与计算机 | 被引量 : 0次 | 上传用户：cnanjr

【摘要】

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为了提高DSP系统的安全性能,结合AES总线加密和数据完整性检测两种安全方式,设计了一种新的安全机制.然后采用流水线技术对这种安全机制进行了硬件实现.利用Xilinx公司Virtex

【作者】

：

余国义李皓刘国希邹雪城付秋

【机构】

：

华中科技大学电子科学与技术系

【出处】

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微电子学与计算机

【发表日期】

：

2009年7期

【关键词】

：

DSP FPGA AES 总线加密完整性检测流水线技术 DSP FPGA AES bus encryption integrity checking

【基金项目】

：

国家自然科学基金项目（60776027）

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为了提高DSP系统的安全性能,结合AES总线加密和数据完整性检测两种安全方式,设计了一种新的安全机制.然后采用流水线技术对这种安全机制进行了硬件实现.利用Xilinx公司Virtex5系列的xc5vlx30-3ff324FPGA硬件实现结果表明,安全模块的最高频率达到230.265MHz,数据吞吐量可达7.19Gb/s,满足DSP高实时性和大数据吞吐量的应用要求.

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