LotteryBus的设计与实现

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【摘要】

：

为了提高SoC内部总线的性能,优化总线架构.文章提出了一种新颖的LotteryBus总线机制.通过将其与静态优先级及时分复用总线进行比较,介绍了它的特点及其仲裁机制.并且设计和实

【作者】

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潘杰胡丹张志敏

【机构】

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中国科学院计算技术研究所,中国科学院计算技术研究所

【出处】

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微电子学与计算机

【发表日期】

：

2005年7期

【关键词】

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LotteryBus 静态优先级时分复用龙芯SoC 线性反馈移位寄存器 LotteryBus Static priority Time division

【基金项目】

：

国家自然科学基金，国家高技术研究发展计划(863计划)

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为了提高SoC内部总线的性能,优化总线架构.文章提出了一种新颖的LotteryBus总线机制.通过将其与静态优先级及时分复用总线进行比较,介绍了它的特点及其仲裁机制.并且设计和实现了一个4-Masters的LottervBus用于龙芯SoC内部高速总线的改进,功能仿真和FPGA验证证明这一总线机制的可行性和正确性.

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