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【摘 要】在分析了现有典型的异或门电路的基础上，提出了基于传输管逻辑的低功耗异或门的设计。本文电路实现了内部节点信号的全摆幅，使之具有较强的驱动能力，且避免了后级反相器中亚阈功耗的产生，实现了电路的低功耗。在3.3v和1.8v电源下，经PSPICE在0.24um工艺下模拟，与已发表的异或门电路相比，新提出的电路功耗和功耗延迟积的改进分别高达36.5%和68.0%，说明本文设计的异或门电路在功耗和延迟方面具有优势。
【关键词】低功耗；异或门；传输管；全摆幅
1.引言
在算术运算电路设计中，如用异或门加以设计会使电路得到极大的简化，迄今，人们已提出了实现低功耗异或门的各种逻辑结构。就同或/异或（XOR/XNOR）信号的产生方式来说，可将其分为两类：用单个电路独立实现XOR信号或者XNOR信号；在一个电路中共享产生XOR信号和XNOR信号[1]。文献[2]采用两个管子进行上拉和下拉方式来实现，但该设计速度较慢。Elgamel M等在此电路基础上增加了两个管子协助上拉和下拉，这样虽然提高了速度，但功耗较大。最近文献[2]针对以上问题提出了另一种异或/同或电路，该电路分别对文献[3]和文献[4]中的电路进行改进，通过在上拉和下拉网络中增加两个管子使XOR信号与XNOR信号的最大延迟变得更加接近，从而改善了电路的速度，降低了功耗延迟积.但电路所用管子数较多，且功耗有所增加。就功耗的角度来说，基于传输晶体管结构的电路是具有明显优势的。与传统CMOS逻辑相比，由于传输管逻辑具有所需管子数少的特点，因而使总的输入栅电容降低，从而可减少充放电电荷，降低了功耗，提高了速度。
本文采用传输晶体管逻辑设计低功耗异或门，所提出的电路与已发表的设计进行了比较，结果表明本文所提出的异或门电路功耗节省明显。
2.已有的异或门研究
对于低功耗异或门的电路设计，国内外已开展了广泛的研究。
文献[1]提出了基于标准CMOS的异或门结构，该结构的电路利用了NMOS管和PMOS管的互补逻辑特性，因此节点信号波形是全摆幅的。但该设计结所用的晶体管数目多，因此电路的功耗大。
文献[2]为基于反向器的异或门电路，共用了3个反向器。该电路内部节点n2处的电平是非完全摆幅的，因而，一方面可导致亚阈功耗的存在，另一方面也是电源电压缩小性能差的原因。
目前所用晶体管数最少的异或门是文献[3]中提出的4管实现方案，但在实用上，通常在输出级加反相器以增加负载能力。这一结构的电路虽然所用晶体管数较少，但是由于NMOS管传输高电平性能差，而PMOS管传输低电平性能差原因，导致电路内部节点n4的电平存在电平损失的问题。正是这些不完全摆幅的信号送入后一级的反相器，使得反相器中的MOS管中产生了明显的亚阈电流，从而导致了亚阈功耗，增加了整个电路的功耗。
为消除亚阈功耗，Lee Hanho等提出了一种9晶体管的异或门电路。这种结构的电路在输入信号任何组合下，电路的内部节点信号是全摆幅的，从而可消除电路中的亚阈功耗，实现功耗的降低。
3.基于传输管逻辑的异或门
5.结论
本文通过对现有典型的异或门电路的分析，提出了一种具有低功耗特性的异或门电路。所设计的异或门的电路内部节点实现了全摆幅。PSPICE模拟表明所建议的电路具有较低的功耗和较小的功耗延迟积。
参考文献：
[1]BUI H T，AL-SHRRAIDAH A K，WANG Y.New 4-transistor XOR and XNOR Designs[A].The Second IEEE Asia Pacific Conference on ASICs[C].Cheju Island，Korea，2000：25-28.
[2]RADHAKRISHNAN D.Low Voltage Low Power CMOS Full Adder[J].IEE Proceedings of Circuits Devices Systems，2001，148（1）：19-24.
[3]ELGAMEL M A，GOEL S，BAYOUMI M A.Noise Tolerant Low Voltage XOR-XNOR for Fast Arithmetic[A].In Proceedings of the Great Lake Symposium on VLSI[C].Washington：D.C，2003：285-288.
[4]兰景宏，王芳，吉利久，等.低功耗异或同或电路的设计研究[J].北京大学学报（自然科学版），2006，42（3）：
380-384.
【关键词】低功耗；异或门；传输管；全摆幅
1.引言
在算术运算电路设计中，如用异或门加以设计会使电路得到极大的简化，迄今，人们已提出了实现低功耗异或门的各种逻辑结构。就同或/异或（XOR/XNOR）信号的产生方式来说，可将其分为两类：用单个电路独立实现XOR信号或者XNOR信号；在一个电路中共享产生XOR信号和XNOR信号[1]。文献[2]采用两个管子进行上拉和下拉方式来实现，但该设计速度较慢。Elgamel M等在此电路基础上增加了两个管子协助上拉和下拉，这样虽然提高了速度，但功耗较大。最近文献[2]针对以上问题提出了另一种异或/同或电路，该电路分别对文献[3]和文献[4]中的电路进行改进，通过在上拉和下拉网络中增加两个管子使XOR信号与XNOR信号的最大延迟变得更加接近，从而改善了电路的速度，降低了功耗延迟积.但电路所用管子数较多，且功耗有所增加。就功耗的角度来说，基于传输晶体管结构的电路是具有明显优势的。与传统CMOS逻辑相比，由于传输管逻辑具有所需管子数少的特点，因而使总的输入栅电容降低，从而可减少充放电电荷，降低了功耗，提高了速度。
本文采用传输晶体管逻辑设计低功耗异或门，所提出的电路与已发表的设计进行了比较，结果表明本文所提出的异或门电路功耗节省明显。
2.已有的异或门研究
对于低功耗异或门的电路设计，国内外已开展了广泛的研究。
文献[1]提出了基于标准CMOS的异或门结构，该结构的电路利用了NMOS管和PMOS管的互补逻辑特性，因此节点信号波形是全摆幅的。但该设计结所用的晶体管数目多，因此电路的功耗大。
文献[2]为基于反向器的异或门电路，共用了3个反向器。该电路内部节点n2处的电平是非完全摆幅的，因而，一方面可导致亚阈功耗的存在，另一方面也是电源电压缩小性能差的原因。
目前所用晶体管数最少的异或门是文献[3]中提出的4管实现方案，但在实用上，通常在输出级加反相器以增加负载能力。这一结构的电路虽然所用晶体管数较少，但是由于NMOS管传输高电平性能差，而PMOS管传输低电平性能差原因，导致电路内部节点n4的电平存在电平损失的问题。正是这些不完全摆幅的信号送入后一级的反相器，使得反相器中的MOS管中产生了明显的亚阈电流，从而导致了亚阈功耗，增加了整个电路的功耗。
为消除亚阈功耗，Lee Hanho等提出了一种9晶体管的异或门电路。这种结构的电路在输入信号任何组合下，电路的内部节点信号是全摆幅的，从而可消除电路中的亚阈功耗，实现功耗的降低。
3.基于传输管逻辑的异或门
5.结论
本文通过对现有典型的异或门电路的分析，提出了一种具有低功耗特性的异或门电路。所设计的异或门的电路内部节点实现了全摆幅。PSPICE模拟表明所建议的电路具有较低的功耗和较小的功耗延迟积。
参考文献：
[1]BUI H T，AL-SHRRAIDAH A K，WANG Y.New 4-transistor XOR and XNOR Designs[A].The Second IEEE Asia Pacific Conference on ASICs[C].Cheju Island，Korea，2000：25-28.
[2]RADHAKRISHNAN D.Low Voltage Low Power CMOS Full Adder[J].IEE Proceedings of Circuits Devices Systems，2001，148（1）：19-24.
[3]ELGAMEL M A，GOEL S，BAYOUMI M A.Noise Tolerant Low Voltage XOR-XNOR for Fast Arithmetic[A].In Proceedings of the Great Lake Symposium on VLSI[C].Washington：D.C，2003：285-288.
[4]兰景宏，王芳，吉利久，等.低功耗异或同或电路的设计研究[J].北京大学学报（自然科学版），2006，42（3）：
380-384.