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介绍了一种基于FPGA的级联码译码器的设计及其实现，给出了其系统结构，该级联码由RS码、卷积码以及交织器构成。其中内码卷积码采用viterbi译码，由分支路径度量，加比选和幸存路径度量等几部分组成，交织器采用块交织，交织宽度为204，交织深度为4；外码RS码采用BM迭代算法，由伴随式的计算、关键方程的求解、钱控索和Forney算法等几部分组成。