论文部分内容阅读
深亚微米下芯片的物理设计面临很多挑战,特别是对于超大规模的SOC,比如互连延迟(Interconnect delay)、信号完整性(SI)、电压降(IR-Drop)与电迁移(EM)、第三方IP集成,等等.应对这些问题,在后端设计流程上要有新的方法.文章以一块0.18 μm工艺下200万门无线数据传输芯片的物理设计为例,介绍了其中的关键设计步骤和一些解决问题的方案,可为其他类似的设计提供参考.