论文部分内容阅读
摘 要 本文针对数字电路制造工艺的改进所带来的电路可靠性降低、软错误率增高这一问题，从数字电路中软错误类型的角度分析，软错误包括时序逻辑电路中的软错误和组合逻辑中的软错误，从数字电路软错误防护方法的角度分析，介绍了几种行之有效的防护技术，阐明了这几种软错误防护技术的应用原理及应用效果。
关 键 词 数字电路；软错误；防护；方法
中图分类号：TN79 文献标识码：A 文章编号：1671—7597（2013）021-083-01
随着纳米时代的到来，数字电路的制造工艺不断改革与创新，但是，革新与挑战是并存的。目前，数字电路的设计制造面临着诸多挑战，其中一项就是在达到设计标准的前提下，如何能使设计制造的电路可靠运行。
增强数字电路可靠性的方法主要是容错技术的使用，这种技术的应用是为了保证数字电路的功能不受到影响或者所受的影响最低。其原理是增加冗余资源，有效降低因故障所造成的影响。但随着工艺尺寸的改进，运用环境的变化以及海拔高度的改变，数字电路软错误率也随之受到影响，软错误率的升高严重影响了集成电路的可靠性，集成电路的可靠性又直接决定了计算机系统的可靠性，因此，数字电路软错误防护方法的研究逐渐成为研究热点。
1 数字电路中软错误的类型
1） 时序逻辑电路中的软错误。随着集成电路特征尺寸的缩小，工艺扰动问题日益严重，受工艺扰动的影响，芯片的软错误率增加，偏离了芯片的设计指标，由此影响了电路性能和功耗。
最常见的工艺扰动主要包括沟道长度扰动、栅氧厚度扰动以及阈值电压扰动，这三种工艺扰动所造成的软错误影响着时序逻辑单元，而最容易受影响的节点分别是SRAM的节点“VR”、传输门触发器的节点“S1”、动态锁存器的节点“OUT”以及C2MOS触发器的节点“S”。通过仿真实验，研究沟道长度扰动、栅氧厚度扰动以及阈值电压扰动这三种工艺扰动对四种时序单元的软错误率的影响，实验证明，工艺不同，引起的临界电量偏差不同，从而对软错误率影响程度也不同。
2） 组合逻辑电路中的软错误。组合逻辑电路中的软错误率也受到工艺扰动的影响，随着尺寸减小，组合逻辑单元对软错误越敏感，组合逻辑单元的临界电量也越小，组合逻辑电路的三种软错误屏蔽效应也随之降低，因此，降低组合逻辑电路的软错误率也逐渐得到重视。通过实验研究发现，注入电荷量与脉冲宽度呈指数关系，这也关系影响了临界电量与逻辑门延时之间的关系，当逻辑门延时增加时，之前的逻辑门上产生的电压脉冲中宽度比较小的部分无法通过这个逻辑门传播到输出端，从而无法造成软错误。
2 数字电路软错误防护方法
数字电路软错误防护技术主要有晶体管级软错误防护技术和门级网表的软错误防护技术，这两种技术的应用原理是针对数字电路软错误，以扫描链电路的功能复用为切入点，降低软错误防护的硬件开销，通过改造扫描链电路，从而降低软错误率。
1）晶体管级软错误防护技术。晶体管级软错误防护技术主要是设计具有SEU/SET防护性的电路库单元，这种电路库单元的设计，需要对其防护能力进行量化，在晶体管级进行软错误率的建模计算。对于软错误防护能力的评估主要有两种手段，一是直接对电路进行辐照实验，二是使用晶体管级仿真软件进行软错误故障注入和软错误率的建模计算。对比这两种方法，运用仿真软件进行评估不仅大大降低了试验成本，而且缩短了试验周期。运用晶体管级仿真工具HSPICE进行软错误故障注入，即读入一个输入文件，生成一个包括模拟结果、警告信息和错误信息的列表文件，从而观察SEU/SET对于时序单元内部节点和输出端所产生的电压变化。时序逻辑单元的软错误防护技术主要是未经加固的静态锁存器、TMR-Latch锁存器、SDT单元以及DICE单元，其中DICE是比较经典的晶体管级软错误防护结构。组合逻辑单元的软错误防护技术主要是基于时差的SET防护技术和CSWP单元。
2）门级网表的软错误防护技术。门级网表的软错误防护流程是故障注入、计算SER、进行单元替换，在故障注入环节包括对时序逻辑和组合逻辑的软故障注入，在计算SER环节需要考虑输入故障注入点、时序屏蔽、逻辑屏蔽、向量组合等诸多因素，在单元替换环节包括全部替换和部分替换，而替换策略又分为面积优先替换策略和速度优先替换策略。
软错误注入方法有很多，例如使用高能量质子束照射整个芯片，模拟宇宙射线中的种子产生的效应，或者直接使用中子束进行辐照实验等等。这些方法主要用于精确评估每个标准单元的软错误易感程度。
软错误率计算是对电路的软错误防护性能做定量分析的关键，软错误率分析包括对逻辑和RAM的软错误率分析，RAM的软错误率分析方法比较成熟，目前研究的难点主要在对组合逻辑的软错误率的分析。
3）基于扫描链复位的软错误防护技术。芯片的设计通常都进行可测性设计，可测性设计包括扫描设计和内建自测试，为了提高其可控性和可观测性，这两种可测性设计都需要将普通的寄存器更换成扫描寄存器。对扫描寄存器进行功能复用，可以进行软错误防护，这种防护技术就是基于扫描链复位的软错误防护技术（SEMRSC）。目前已有的SEMRSC技术主要是Intel公司的BISER技术，以及ESFF-SED和ESFF-SEC技术。BISER技术的优势在于以下几点，首先，在对扫描链进行功能复用的过程中，有效的降低了软错误防护的面积开销；其次，BISER技术和ECC技术结合实用，可以将芯片级SER改善10倍；再次，BISER技术可以有效降低单元级SER。ESFF-SED和ESFF-SEC作为两种软错误防护方法也能有效的对数字电路的软错误进行防护。
3 总结
集成电路工艺的改进、工作电压的降低、工艺偏差的增强，使得数字电路的软错误率急速攀升，这大大影响了芯片的可靠性。本文分析了软错误的两种类型，阐明了针对不同类型的软错误所运用的多种防护技术，相信，通过不断的实验与研究，数字电路可以在达到设计标准的前提下，安全可靠的运行。
参考文献
[1]傅忠传，陈红松，崔刚，杨孝宗.处理器容错技术研究与展望[J].计算机研究与发展，2007，44（l）：154-16.
[2]龚锐，陈微，刘芳，戴葵，王志英.FT51：一种容软错误高可靠微控制器[J].计算机学报，2007，30（10）：1662-1673.
[3]黄正峰，梁华国，陈田，詹文法，孙科.一种新的容软错误的BIST结构[J].计算机辅助设计与图形学学报，2009，21（l）：33-36，43.
关 键 词 数字电路；软错误；防护；方法
中图分类号：TN79 文献标识码：A 文章编号：1671—7597（2013）021-083-01
随着纳米时代的到来，数字电路的制造工艺不断改革与创新，但是，革新与挑战是并存的。目前，数字电路的设计制造面临着诸多挑战，其中一项就是在达到设计标准的前提下，如何能使设计制造的电路可靠运行。
增强数字电路可靠性的方法主要是容错技术的使用，这种技术的应用是为了保证数字电路的功能不受到影响或者所受的影响最低。其原理是增加冗余资源，有效降低因故障所造成的影响。但随着工艺尺寸的改进，运用环境的变化以及海拔高度的改变，数字电路软错误率也随之受到影响，软错误率的升高严重影响了集成电路的可靠性，集成电路的可靠性又直接决定了计算机系统的可靠性，因此，数字电路软错误防护方法的研究逐渐成为研究热点。
1 数字电路中软错误的类型
1） 时序逻辑电路中的软错误。随着集成电路特征尺寸的缩小，工艺扰动问题日益严重，受工艺扰动的影响，芯片的软错误率增加，偏离了芯片的设计指标，由此影响了电路性能和功耗。
最常见的工艺扰动主要包括沟道长度扰动、栅氧厚度扰动以及阈值电压扰动，这三种工艺扰动所造成的软错误影响着时序逻辑单元，而最容易受影响的节点分别是SRAM的节点“VR”、传输门触发器的节点“S1”、动态锁存器的节点“OUT”以及C2MOS触发器的节点“S”。通过仿真实验，研究沟道长度扰动、栅氧厚度扰动以及阈值电压扰动这三种工艺扰动对四种时序单元的软错误率的影响，实验证明，工艺不同，引起的临界电量偏差不同，从而对软错误率影响程度也不同。
2） 组合逻辑电路中的软错误。组合逻辑电路中的软错误率也受到工艺扰动的影响，随着尺寸减小，组合逻辑单元对软错误越敏感，组合逻辑单元的临界电量也越小，组合逻辑电路的三种软错误屏蔽效应也随之降低，因此，降低组合逻辑电路的软错误率也逐渐得到重视。通过实验研究发现，注入电荷量与脉冲宽度呈指数关系，这也关系影响了临界电量与逻辑门延时之间的关系，当逻辑门延时增加时，之前的逻辑门上产生的电压脉冲中宽度比较小的部分无法通过这个逻辑门传播到输出端，从而无法造成软错误。
2 数字电路软错误防护方法
数字电路软错误防护技术主要有晶体管级软错误防护技术和门级网表的软错误防护技术，这两种技术的应用原理是针对数字电路软错误，以扫描链电路的功能复用为切入点，降低软错误防护的硬件开销，通过改造扫描链电路，从而降低软错误率。
1）晶体管级软错误防护技术。晶体管级软错误防护技术主要是设计具有SEU/SET防护性的电路库单元，这种电路库单元的设计，需要对其防护能力进行量化，在晶体管级进行软错误率的建模计算。对于软错误防护能力的评估主要有两种手段，一是直接对电路进行辐照实验，二是使用晶体管级仿真软件进行软错误故障注入和软错误率的建模计算。对比这两种方法，运用仿真软件进行评估不仅大大降低了试验成本，而且缩短了试验周期。运用晶体管级仿真工具HSPICE进行软错误故障注入，即读入一个输入文件，生成一个包括模拟结果、警告信息和错误信息的列表文件，从而观察SEU/SET对于时序单元内部节点和输出端所产生的电压变化。时序逻辑单元的软错误防护技术主要是未经加固的静态锁存器、TMR-Latch锁存器、SDT单元以及DICE单元，其中DICE是比较经典的晶体管级软错误防护结构。组合逻辑单元的软错误防护技术主要是基于时差的SET防护技术和CSWP单元。
2）门级网表的软错误防护技术。门级网表的软错误防护流程是故障注入、计算SER、进行单元替换，在故障注入环节包括对时序逻辑和组合逻辑的软故障注入，在计算SER环节需要考虑输入故障注入点、时序屏蔽、逻辑屏蔽、向量组合等诸多因素，在单元替换环节包括全部替换和部分替换，而替换策略又分为面积优先替换策略和速度优先替换策略。
软错误注入方法有很多，例如使用高能量质子束照射整个芯片，模拟宇宙射线中的种子产生的效应，或者直接使用中子束进行辐照实验等等。这些方法主要用于精确评估每个标准单元的软错误易感程度。
软错误率计算是对电路的软错误防护性能做定量分析的关键，软错误率分析包括对逻辑和RAM的软错误率分析，RAM的软错误率分析方法比较成熟，目前研究的难点主要在对组合逻辑的软错误率的分析。
3）基于扫描链复位的软错误防护技术。芯片的设计通常都进行可测性设计，可测性设计包括扫描设计和内建自测试，为了提高其可控性和可观测性，这两种可测性设计都需要将普通的寄存器更换成扫描寄存器。对扫描寄存器进行功能复用，可以进行软错误防护，这种防护技术就是基于扫描链复位的软错误防护技术（SEMRSC）。目前已有的SEMRSC技术主要是Intel公司的BISER技术，以及ESFF-SED和ESFF-SEC技术。BISER技术的优势在于以下几点，首先，在对扫描链进行功能复用的过程中，有效的降低了软错误防护的面积开销；其次，BISER技术和ECC技术结合实用，可以将芯片级SER改善10倍；再次，BISER技术可以有效降低单元级SER。ESFF-SED和ESFF-SEC作为两种软错误防护方法也能有效的对数字电路的软错误进行防护。
3 总结
集成电路工艺的改进、工作电压的降低、工艺偏差的增强，使得数字电路的软错误率急速攀升，这大大影响了芯片的可靠性。本文分析了软错误的两种类型，阐明了针对不同类型的软错误所运用的多种防护技术，相信，通过不断的实验与研究，数字电路可以在达到设计标准的前提下，安全可靠的运行。
参考文献
[1]傅忠传，陈红松，崔刚，杨孝宗.处理器容错技术研究与展望[J].计算机研究与发展，2007，44（l）：154-16.
[2]龚锐，陈微，刘芳，戴葵，王志英.FT51：一种容软错误高可靠微控制器[J].计算机学报，2007，30（10）：1662-1673.
[3]黄正峰，梁华国，陈田，詹文法，孙科.一种新的容软错误的BIST结构[J].计算机辅助设计与图形学学报，2009，21（l）：33-36，43.