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提出了一种可供CMOS锁相环使用的自由调整的自校准技术。与传统的自校准技术相比，新的自校准方案不需要使用参考电压源，而且自校准过程内嵌在锁相环的锁定过程中，所以新的自校准方案减少了芯片的面积：与自校准有关电路的面积只有0．0068mm^2。所设计的PLL采用0．13μm CMOS工艺，工作频率范围在25～700MHz之间。测试表明，当压控振荡器工作在700MHz的时候，其8倍降频之后的87．5MHz输出信号的相位噪音在1MHz频率偏移处为-131dBc／Hz。