【摘 要】
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提出了一种JPEG2000MQ编码器的硬件设计方案。通过状态更新超前预测、前导零检测、重归一化超前预测等方法以及字节输出的改进处理，使MQ编码器的工作速率可达1CxD／cycle。同时
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提出了一种JPEG2000MQ编码器的硬件设计方案。通过状态更新超前预测、前导零检测、重归一化超前预测等方法以及字节输出的改进处理，使MQ编码器的工作速率可达1CxD／cycle。同时对各流水段中的路径进行优化改进，提高了系统的最高时钟频率。采用Verilog语言进行RTL级描述，并在Altera的FPGA上进行了仿真验证。结果表明，在Altera的EP2S60F67214上，该MQ编码器的最高工作时钟频率可迭65．19MHz。
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