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在现场可编程逻辑器件(FPGA)的基础上,采用模块化设计,将超高速集成电路硬件描述语言(VHDL)和原理图混合输入,设计了一种可实现数据高速传输的卷积编码器和维特比译码器.在编码器和译码器中采用(7,3/4)增信删余方式以提高编译码效率.设计的维特比译码器速率可达100 Mb/s.
一种高速卷积编解码器的FPGA实现
【摘 要】
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在现场可编程逻辑器件(FPGA)的基础上,采用模块化设计,将超高速集成电路硬件描述语言(VHDL)和原理图混合输入,设计了一种可实现数据高速传输的卷积编码器和维特比译码器.在编
【机 构】
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上海航天测控通信研究所
【出 处】
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上海航天
【发表日期】
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2004年3期
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